折叠式接收机中的采样时钟切换技术
时间：2023-04-25 11:55:05 来源：柠檬阅读网 本文已影响 人 
沈胤龑
(南京科瑞达电子装备有限责任公司，南京211100)
电子对抗侦察接收机通常要在很宽的工作频段上才能实现对感兴趣雷达信号的接收，如典型机载告警器的工作频度为2～18 GHz[1]，电子支援和电子情报设备的工作频段可达到0.3～40 GHz[2]。折叠式宽带信道化接收机[2-3]是宽频带信号同时接收和测频的一种有效折中方案，具有设备复杂度低、截获概率高、灵敏度高、同时到达信号处理能力强等特点。但折叠式接收机在信号频率接近半采样率整数倍时存在测频能力下降的问题，即出现频率“死区”。此外，折叠式接收机对不同奈奎斯特区(Nyquist Zone， NZ)的频率分辨也是一个难题。目前研究较多的方法有多速率采样、周期非均匀采样和调制本振采样等方法[4-7]。采样时钟切换是一种多速率采样框架实现方式，可以最大程度地复用主流宽带信道化接收机的结构，并解决折叠式宽带信道化接收机频率“死区”和来自多个NZ的信号在中频上的重叠。本文主要介绍了采样时钟切换方式下解算奈奎斯特区的原理，设计并验证了采样时钟切换的快速性和平稳性。
当前的折叠式接收机可对Ku波段及以下频段(0.3～18 GHz)的信号进行射频直采，无须外加混频器。因此，在折叠式信道化接收机中，信号频率可以表示为
fsig=k×Fs+FIF
(1)
式中，fsig为信号载频；
k为奈奎斯特区；
Fs为采样率；
FIF为中频频率。
信道化接收机采用FFT测频，中频FIF可直接测量得到，因此求解NZ是信道化接收机测频的核心。如果两个信号折叠后的中频相同，信道化接收机无法分辨这两个信号。此外，由于零中频附近存在较大直流分量，折叠到零中频的信号会被直流噪声淹没。此时采用第二采样时钟，则信号载频表示如下：
fsig=k×F′s+(FIF+kΔFs)
(2)
式中，F′s=Fs-ΔFs； 如果两个采样率足够接近，且折叠次数较少，则信号在这两个采样率下的折叠次数相同或者仅相差1。通常将中频差值控制在一半采样率以下，以方便求解折叠次数。记信号的最大载频为fmax，则有 (3) 此外，中频差值还受限于接收机的频率分辨力，通常信道化接收机的频率分辨力为两个信道化带宽，即 (4) 式中，NFFT为信道化接收机的FFT点数。 计F′IF为第二采样率下的中频测量值，则折叠次数可用下式计算： (5) 将k代入式(1)，即可解算出信号载频。 折叠式电子侦察接收机通常采用多通道高速数据同步采集卡，该类板卡主要包括3部分：高速ADC及其前端、时钟与同步网络、同步数据采集FPGA，如图1所示。采样时钟切换技术的实现与这3个部分息息相关，切换过程必须保证平稳性、快速性和同步性。 图1 典型数字化多通道同步采集系统 (1) 平稳性：在切换中和切换后不产生无效数据； (2) 快速性：切换的时间足够快，降低数据丢失率； (3) 同步性：切换后各采样通道数据接收依然是同步的。 合理设计切换流程是保证过程平稳、不产生无效数据的关键点。由于在切换过程中，采样时钟是不稳定的，须屏蔽相应时间段的数据。采样时钟切换流程如图2所示，主要步骤如下： (1) 外部输入切换指令后，FPGA暂停数据接收； (2) 控制时钟源，切换时钟网络的基准时钟输入； (3) 产生同步信号，对多个ADC进行同步； (4) 等待同步完成，恢复数据接收。 图2 采样时钟切换流程图 在上述流程中，时钟源切换稳定时间和ADC同步稳定时间是制约切换速率的主要因素。时钟源切换主要有2种实现方式：一是重新配置锁相环，得到新的时钟频率； ADC的同步时间由器件本身决定，例如e2v公司5 Gbps采样率高速ADC器件EV10AQ190A的同步时序如图3所示，同步等待时间可控制在20 ns以内。 图3 ADC同步时序图[4] 图4给出了整个采样时钟切换过程的时序设计，整个切换时间不大于200 ns，主要信号如表1所示。 图4 采样时钟切换主要信号时序图 表1 主要信号说明 FPGA内的同步数据采集主要是指多个数据通道在同一时钟周期的数据来自同一个采样时刻，保证多路数据字对齐。在传统的非时钟切换设计中，可以通过数据校准的方式实现字对齐，即设置ADC发送特定的模板数据(Pattern)，FPGA在接收后，通过判断各路数据的数值确定数据歪斜量，然后通过寄存器延时保证字对齐，如图5所示。 图5 多通道数据字对齐 然而，数据校准需要的时间在ms量级，无法满足采样时钟切换的快速性要求，因此须设计同步方式来确保切换后数据尽快同步。该部分设计主要包括采样时钟同步和数据接收同步。 (1) 采样时钟同步复位 本设计中ADC的采样时钟高达2.5 GHz，对应的单通道数据率达到1.25 Gsps。在采集高速数据时，FPGA主要采用源同步时序，将来自ADC输出的源同步时钟经过BUFIO和BUFR后直接作为ISERDES的串行时钟与并行时钟。BUFR的作用是将ADC的数据时钟进行分频，多路数据采用多个BUFR，必须保证这些BUFR的分频操作是同步的。 Xilinx公司Virtex-7系列 FPGA用户手册[5]要求，当BUFR的输入时钟改变或者停止后，需要在时钟恢复后对BUFR进行1次复位。BUFR同步复位拓扑结构如图6所示。在实际设计中，FPGA内的BUFR复位信号(clk_reset)通过一个异步的低速时钟(例如50 MHz)产生，如果在多个串行时钟(adc_clk)域下进行分别同步化，无法保证每个时钟域下的复位信号是同时的。为了保证多个BUFR的分频同步，这个复位必须首先在一个串行时钟域做同步化，再通过布线延时控制分布到多个串行时钟域。但在该应用中，高达625 MHz的同步寄存器在FPGA内部难以实现，只能采用外部的高速触发器芯片。 图6 BUFR同步复位的拓扑结构 上述设计思想难以在实际应用中实现。经过分析，BUFR的复位操作主要功能是对其内部的分频计数器进行重置操作，以确保分频计数的准确性。由于BUFR自身就是时钟器件，这个重置操作大概率是异步执行，因此可在无时钟的情况下也达到同样的效果。基于此，本设计采用在ADC数据时钟输出停止时进行BUFR复位和释放，这样在时钟恢复之后的第1个时钟沿，所有BUFR就能正常开始工作，确保时钟分频的同步性，相关时序如图4所示。 (2) 数据接收同步复位 数据的接收通过ISERDES进行串并转换到较低数据率后进行，通过ISERDES的同步复位(io_reset)可以确保多路数据串并转换的同步。io_reset信号同样是在异步的低速时钟域下产生，然后经过其中1个BUFR分频输出的并行时钟同步(adc_clk_div)到BUFR输出的并行时钟域(156.25 MHz)，再通过约束布线延时同步到多个并行时钟域下，如图7所示。需要注意的是，布线中必须确保：BUFR到第1个同步器的延时与两级同步器之间的任意1条路径的布线延时之和，应小于1个并行时钟周期，确保所有的ISERDES同步复位能够在同一个并行时钟周期内释放。 采样时钟的切换策略主要考虑数据丢失率和同一信号的覆盖率。数据丢失主要由切换过程中的遮蔽时间造成，在上述设计中，切换遮蔽时间已经按照最小化设计，其时长不超过0.2 μs。按照不大于0.1%的数据丢失率设计，采样时钟切换的时间间隔不小于200 μs。此外，如果切换时间过小，宽脉宽信号将始终被截断，影响后续数据处理。通常电子侦察接收机感兴趣的雷达信号脉宽最大不超过1 000 μs。雷达在同一个波位的1次照射时间通常在5～100 ms之间，采样时钟切换须保证在一次照射内两种采样时钟下均能收到信号，因此间隔时间通常不大于2 000 μs。综合考虑，采样率切换时间控制在1 500 μs是比较合适的。 图7 ISERDES同步复位拓扑结构 另一方面，固定的切换时间会对相同重复间隔的数据存在遮蔽效果，因此设计参差的采样切换时间是有必要的。本设计实际采用1个4参差切换时间策略：1 370 μs、1 510 μs、1 670 μs、1 490 μs，可将切换的骨架时间控制在6 ms左右，避开绝大部分的雷达重复间隔。参差切换策略改善数据遮蔽具体如图8所示。 采用信号源灌入一定幅度的正弦波信号，在FPGA中利用内部的逻辑分析仪检测接收数据是否存在奇异点。正弦波的幅度选择为ADC满幅的一半，奇异点的判断以幅度超过正常信号幅度1.5倍来触发。经过约42 h的测试，总计约100万次采样时钟切换，所有通道均未发现数据错误现象，表明上述设计中数据接收平稳。 图9给出了从较大采样时钟切换到较小采样时钟的单次测试结果，在第1个采样率下得到的信号中频偏低，在第2个采样率下得到的信号中频偏高，中间空闲部分代表切换遮蔽时间内无数据输入。 图9 数据接收平稳性测试结果 采用ADC发送递增测试数据，FPGA在串并转换之后，从各路数据的接收FIFO中读出数据，检测其是否一致来验证多通道同步性。同样经过42 h约100万次的时钟切换发现，未触发到数据不一致的情况。试验证明：本文设计在时钟切换后满足多通道数据的同步性。 本文针对折叠式接收机中信号频率位于采样率整数倍和多个信号频率折叠后中频上重叠的问题，设计了采样时钟切换技术；
F′s为设备第二采样率，且F′s
2.1 切换控制流程
二是产生2个时钟频率，通过二选一开关器件切换。通常第1种方式的时钟稳定时间为10～100 μs，第2种方式的稳定时间仅在0.1 μs量级，但两个时钟之间可能存在串扰。显然，采用高隔离度的高速切换开关快速切换两个时钟频率更适合本应用。
2.2 FPGA多通道同步采集
2.3 切换策略
3.1 数据平稳性验证
3.2 多通道同步性验证
通过分析折叠式接收机测频原理，计算利用双采样率进行频率解模糊的设计约束条件；
针对相关理念进行了实际工程设计，并在硬件电路上验证了其正确性。验证结果表明，本文设计的采样时钟切换技术具备平稳性、同步性和快速性，能够适应复杂环境下的电子侦察应用，具有较强的实用性。
