10～26,GHz,CMOS六位数控衰减器设计与实现

雒寒阳，李 斌，陈卫东

(1.中国电子科技集团公司 第五十四研究所，石家庄 050081；
2.河北省电磁频谱认知与管控重点实验室，石家庄 050011)

相控阵系统因其波束指向精确度高、波束合成快以及其快速波束扫描能力被广泛应用于雷达[1]。相控阵的优异特性源于其每个天线单元都有一个T/R(接收/发送)组件。而数控衰减器作为相控阵收发组件的核心组成单元，主要用于提供精确的信号幅度控制来抑制副瓣电平和补偿通道间增益误差[2]。为了满足相控阵系统的高性能、高精度、小型化需求，对数控衰减器的性能提出更高要求，即在保证衰减线性度的同时还必须降低衰减器插入损耗[3]和附加相移[4]。衰减器分为有源衰减器和无源衰减器两大类。有源衰减器主要是基于可变增益放大器，通过改变负载的值来改变衰减器的增益，最后利用数字电路将连续变化的增益进行离散化[5-7]。与有源衰减器相比，无源衰减器的功耗几乎为零，并且线性度高。无源衰减器主要有分布式结构、开关路径结构以及开关T/Π结构，以上几种衰减结构主要通过控制射频开关来实现不同的衰减状态[8-10]。与分布式衰减结构和开关路径型结构相比，开关T/Π结构具有低插入损耗与较小的芯片面积等优势[11]。

采用GaAs等化合物工艺制作的数控衰减器，虽然具有低插入损耗、高线性度等优点，但其高成本、低集成度等缺点限制了其在大规模相控阵中的应用。相对于半导体工艺，硅基CMOS(complementary metal oxide semiconductor)工艺具有高集成度、低功耗和低成本等优势[12-13]，但由于硅衬底的低阻抗特性，MOSFET(metal-oxide-semiconductor field-effect transistor)器件在射频频段寄生电容对电路的性能影响较大，采用硅基CMOS工艺设计的衰减器在高频下实现高精度、低附加相移的难度较大[14-18]。近年来，随着硅基工艺的快速发展，GaAs化合物工艺的高频性能逐渐可以被硅基工艺代替，硅基工艺器件的截止频率逐渐提高使得利用硅基工艺进行无源衰减器的设计成为现实[19-22]。

目前在系统产品方面，国外研究机构已经研制出了系列化的基于CMOS工艺的高集成度相控阵芯片，大大缩小了整个系统的体积和功耗[23]。显著简化了监控、卫星通信所用的相控阵雷达系统尺寸、重量及功耗，尤其是在平面阵中的应用。国内CMOS毫米波相控阵芯片自主化也取得了一定成果。但未有得到大规模应用，与国外技术存在一定差距[24]。

本文以CMOS数控衰减器为研究对象，基于55 nm CMOS工艺设计了一款10～26 GHz的六位数控衰减器(步进0.5 dB，最大衰减量31.5 dB，共有64 个衰减状态)，该数控衰减器采用6位数字信号对6个衰减位进行控制，该数控衰减器在整个带宽内在保证了衰减精度在0.8 dB下的同时具有良好的附加相位特性，衰减器附加相移在3以内。经过MOS管结构优化后的衰减器参考态插入损耗小于-7 dB。输入输出回波损耗均在-10 dB以内，满足了相控阵系统在射频频段的工作需求。

本小节主要介绍衰减器的基本原理，定性分析各个结构的优势以及前仿真的初值计算问题。然后介绍MOS管的优化方法及效果。

1.1 衰减结构分析

开关内嵌型衰减器主要的结构有T型、π型以及桥T型。本文主要采用T型和π型结构。T型电路结构如图1(a)所示，这种电路结构有源器件少，衰减精度较高同时产生的插入损耗低，但衰减振幅范围小，比较适合衰减幅度较小的衰减单元。对于本文采用的两种结构都是通过改变MOS管开关的状态来改变电路的工作状态，主要通过调节接地电阻阻值来改变衰减量。当MS1导通时，信号通过一条低损耗通路，此时的插入损耗来源主要于R1和MS1的导通电阻。当MS1截止，MS2导通时，信号被T型电阻网络衰减。

图1 经典衰减结构

在计算电路结构的电阻初始值时，为了保证电路在级联时的性能，我们要先将输入输出端口与特征阻抗(50 Ω)进行匹配：

(1)

此时衰减量与电阻阻值的关系为:

LR1+(L-1)R2+Z0L=0

(2)

其中:L是衰减量，Z0是特征阻抗，一般取50 Ω。

Π型结构与T型结构类似，如图1(b)所示，通过改变MS1和MS2的开关来改变电路的状态。Π型拓扑结构适合大衰减量单元。MS1导通时，MS1管等效为一个较小的导通电阻，MS2管此时关断等效为一个大的关断电容，此时信号没有经过衰减路径。当MS1关断，MS2管导通时，MS1管等效为一个大的关断电容，MS2管此时等效为一个小的导通电阻。部分信号流经Π型衰减网络进行衰减。

我们利用与特征阻抗匹配得到衰减量与电阻的关系：

(3)

LR1R2+(L-1)Z0R2+LZ0R1=0

(4)

桥T型结构如图1(c)所示，由于R1像“桥”一样横跨在Z0上，两个Z0和R2构成上述的T型衰减网络。这种结构的特点是输入输出端口的驻波特性良好，输入阻抗等于输出阻抗。实际上，桥T型网络可以看做T型网络的进阶结构，它的衰减量由T型桥网络决定。因其良好的驻波特性决定了其可以很好的与其他衰减位级联。当输入输出端口匹配时衰减量和电阻之间的关系为：

R3=R4=Z0

(5)

(6)

(7)

但是由于其本身结构导致桥T型衰减网络的插损较大，所以本文不再进行相关仿真实验。

1.2 附加相移分析

信号通过衰减器时，器件不仅会对信号的幅值产生影响，还会产生信号相位的偏移。在最终仿真时，我们可以用S21的相位差值来表示附加相移。

对于T型结构的衰减单元，由图2(b)中可以看出，当电路处于参考状态时，MOS管的关断电容Coff使得电路可以看成一个低通滤波器。当电路处于衰减状态时，由于其直通路径上的关断电容Coff使得电路可以看成一个高通滤波器。当信号通过两种状态的电路时，信号的相位将会发生变化。参考态电路信号的相位将会是滞后而衰减态电路的信号相位将会超前。并且由于该衰减器工作频率较高，容性电抗的变化对两个状态相位的影响随着频率的升高越来越大。

电路的附加相移就是衰减态和参考态的相位之差，在进行电路设计时，我们一般很难做到两者之间差值为0，这种引起的相位损耗我们一般要尽可能减小。一般我们采用相位补偿技术来改善电路的相位特性。因为衰减态的等效电路是一个使相位超前的高通滤波器，所以在并联通路中引入一个并联电容或串联电感来补偿信号的相位，在综合考虑插入损耗以及芯片面积后，我们采用并联电容来进行衰减器的相位补偿。

图2 T型衰减网络及其等效电路

在图2(b)所示的等效参考态电路中，由于MS1的导通电阻Ron远远小于R1,2，因此增加并联电容的参考态等效电路与传统的T型结构参考态等效电路信号相位基本一致。在衰减态等效电路中，补偿电容C0短接到地构成了一个低通滤波器，由于低通滤波器有相位延迟特性，所以我们可以有效的降低衰减态与参考态的相位误差。通过调节低通滤波器器件参数，可以使并联电容结构的衰减态信号相位在工作频率十分接近传统结构。因此，R1,2,3、C0不仅作为电阻衰减网络衰减信号同时还构成了相位矫正网络。本文设计的相位矫正网络与文章[15]描述的相位/衰减矫正网络相比，低通滤波器可以作为原始电路中的一部分，没有增加额外的平行信号通路，也就大大减小了插入损耗。在衰减器电路等效模型的基础上，信号的相位为：

(8)

其中:考虑电路的对称性R1=R2，ω为衰减器的工作频率。

衰减态MS2的导通电阻远远小于R3，所以忽略其影响。通过上式可知，本文设计的并联电容补偿网络可以有效降低由于关断电容Coff所造成的相位超前的影响。在实际设计中，随着衰减器工作频率升高，并联电容还会对衰减器的线性度造成影响，所以需要综合考虑线性度和附加相移等因素进行设计。

以4 dB衰减位为例，图给出了并联支路在采用了并联电容补偿网络与不采用并联电容补偿网络情况下附加相移的对比。由图3可知，不采用并联电容补偿网络的电路附加相移在1.8°以内，通过增加并联电容可以看到电路的附加相移在0.2°以内。另外，随着频率的上升，参考态与衰减态的相对相位逐渐增大，主要是随着频率的升高，寄生电容对信号的影响逐渐增大。

图3 优化前后附加相移对比

1.3 0.5 dB和1 dB电路

0.5 dB和1 dB采用如图4(a)所示的简化T型结构，以0.5 dB为例，通过计算发现，T型结构的两个对称电阻R1阻值大约为1.34 Ω，基于CMOS 55 nm工艺，在版图中用微带线代替，所以将原电路结构简化为如图2所示。此种结构电路的插入损耗低、附加相移小，并且版图面积小。在传统T型衰减网络中移除掉串联之路上的MOS管开关可以减小MOS导通电阻对衰减误差的影响，并且在降低MOS寄生电容对信号参考态和衰减态的相对相位影响。在设计中0.5 dB和1 dB采用简化的T型衰减结构，可以使得插入损耗降低4 dB左右，但是简化后的衰减网络在电路级联时造成了阻抗失配。此问题的解决方案在文章1.7节进行电路级联时进行解决。当VC处于高电平时电路处于衰减状态，反之处于参考态。

图4 实际电路结构

1.4 2 dB和4 dB电路

2 dB和4 dB衰减采用如图4(b)所示改进的T型衰减结构，VC和VCN是一对相反的电平。当VC处于高电平时，电路处于衰减状态；
当VCN处于高电平时，电路处于参考状态。根据二端口网络中传输矩阵和散射矩阵的关系，分析可以得出电路的附加相移与MOS管的截止电容和导通电阻有关，并且在实际设计中，很难做到衰减相位与参考相位一致。为了降低T型网络结构在大衰减量设计时的附加相移，在经典结构的基础上增加了并联电容补偿网络。

此外，经过计算和仿真验证，2 dB和4 dB的衰减结构中串联电阻阻值较小，需要在版图中依据前仿真结果自行设计电阻，其余电阻均可以采用工艺库中的电阻。

1.5 8 dB和16 dB电路

随着衰减量的增大，T型衰减电路无法满足基本衰减单元需求。当T型衰减电路处于衰减状态时，MOS管的导通电阻和接地电阻将会对射频信号产生衰减，衰减量与二者的关系：

(9)

(10)

其中:R是导通电阻和接地电阻的和，RL是电路的回波损耗。

分析可知，随着R的减小，电路的回波损耗变差，当衰减量达到8 dB时，回波损耗急剧恶化，影响单级电路性能。由此可见，T型结构的优势随着衰减量的增加而消失。所以8 dB和16 dB的衰减电路采用如图4(c)所示的π型结构进行设计。由于衰减量较大以及MOS管数目的增多，8 dB和16 dB电路对参考态和衰减态的相对相位影响较大，因此在衰减接地电阻处采用增加并联电容补偿网络来降低参考态和衰减态的相对相移。由于当VC处于高电平时，电路处于衰减状态。VCN处于高电平时，电路处于参考状态。

1.6 MOS管开关优化设计

开关型衰减器的性能取决于MOS管开关的性能。为了确保衰减器的高线性度以及高动态范围，要求MOS管开关有较好的隔离度以及线性度[24-26]。与化合物工艺相比，CMOS工艺的MOS管开关电子迁移率较低、寄生电容较大，这将导致较大的导通电阻和较大的到地寄生电容，从而引起射频信号的泄露[13]。由于本设计中衰减器工作频率较高，MOS管的寄生电容是导致插入损耗增大的主要因素。因此，本文在满足衰减精度的同时，针对MOS管开关进行了优化设计以降低插入损耗。

NMOS晶体管在工作时需要调节栅极电压使MOS管在线性区和截止区之间切换使得漏极和源极导通。通过改变栅极电压来实现MOS管导通和关断功能。NMOS管在导通时等效为电阻阻值和栅极电压的关系为：

(11)

其中:Vgs是栅极电压，VTH是阈值电压，un和Cn是使用工艺常量，W是NMOS晶体管的总宽度，L是总长度。

当晶体管在工作时，NMOS管的栅极电压一般在1.2 V和0 V之间变化，所以栅极电压和阈值电压的差值可以看成一个常数。我们通过改变NMOS管的长宽比可以改变NMOS管的导通电阻。实际设计中，取总长度L为60 nm，通过改变NMOS管的宽度和插指数来改变NMOS管的总宽度。但是栅极和源极、漏极之间的寄生电容与宽度成正比：

Cgs=Cgd=0.5WLCn

(12)

图5所示为带有寄生电容的NMOS场效应管模型图。其中，Cgs为MOS管栅极和源极之间寄生电容，Cgd为栅极和漏极之间寄生电容，Csb为栅极和衬底之间的寄生电容，Cdb为漏极和衬底之间的寄生电容。

图5 NMOS开关寄生电容模型

为了减小栅漏电容Cgd和栅源电容Cgs的影响，在MOS管的栅极和控制电压之间串联大电阻RG。该电阻不仅增加了开关的线性度，还可降低导通电阻相对于输入信号电平变化而产生的变化。为减少Cdb带来的射频信号泄漏，可以将衬底通过电阻RP连接到源极，同时将深势阱通过一个偏置大电阻RN连接到电源，如图6所示。MOS管栅极级而控制电压为1.2 V的VC控制MOS管的通断。DNW端接1.2 V的电源端形成反向PN结，利用PN结正向导通反向截止的特性降低信号的泄露并且防止信号的互相耦合。

图6 添加偏置电阻的NMOS管结构

以8 dB衰减位为例，图7给出了NMOS开关管在采用了偏置电阻与不采用偏置电阻情况下插入损耗的对比。由图7可知，未加偏置电阻的电路插入损耗在2 dB左右，通过增加偏置电阻可以看到电路的插入损耗在1 dB左右。

图7 优化前后插入损耗对比

可以看到随着频率的升高，增加偏置电阻后的MOS结构降低插入损耗的效果越来越好，优化后比优化前插入损耗每一位都降低了0.4 dB以上，级联后的整体电路插入损耗降低了2.4 dB以上。

1.7 整体电路设计

整个六位数控衰减器电路由前述6个衰减位级联而成。针对衰减器的线性、负载效应和功率处理能力调整衰减位的级联顺序[27]。6个衰减位级联一共有64种顺序，不同的级联方式对整体电路影响较大，为降低各衰减位级间阻抗失配对性能的影响，首先将两个衰减位级联，在衰减位之间连接电感以吸收寄生电容的影响，在加入下一衰减位时要选择一个对整体性能影响最小的排序。一般在级联时，要将端口驻波性能好的衰减位放在两端并且要避免相同拓扑结构的衰减单元相邻，从而优化整体性能。最终得到的6位数控衰减器按照4 dB、0.5 dB、1 dB、8 dB、2 dB、16 dB的顺序级联组成，其整体电路原理图如图8所示。其中VC05;VC1;VC2、VCN2;VC4、VCN4;VC8、VCN8;VC16、VCN16互为相反电平分别控制0.5 dB、1 dB、2 dB、4 dB、8 dB、16 dB的衰减。L1～L4是级间匹配电感，电感的具体值需要根据整体级联后仿的结果确定。

图8 衰减器电路

基于55 nm CMOS工艺完成了该数控衰减器的设计及仿真，该工艺有十一层基本金属层，采用M1金属层作为接地层，为了防止信号之间的串扰，所以采用大面积铺地的方式，但工艺要求M1金属宽度要在12 μm以内，本次设计的金属采取2 μm正方形中间裁取1 μm正方形的方式来进行大面积通铺，具体图案如图9所示。M2层金属作为电源层来传输控制信号，M2金属层要求宽度在12 μm以内，所以与M1金属层采取一样的方式来通铺。此外，采用TM2金属层作为射频传输层来保证版图满足工艺加工要求。为了尽可能缩小核心电路面积，级联电感的设计采取TM1与TM2两层金属来设计。

图9 通铺基本结构

并且为了满足级联需求，本次设计中的电感均为自行建模设计，并未采用工艺库中的电感。

整体版图如图10所示，核心电路面积仅为0.36 mm×0.16 mm(不包括焊盘)。

其中最外侧设置焊盘，左右两侧放置GSG来作为信号输入和输出端口。底部放置控制信号焊盘，并且在控制焊盘与各个衰减位之间增加二级反相器，保证各个衰减位都有一对反相控制信号输入，二级反相器不仅可以保证一对反向信号还可以减少控制电压焊盘个数。由于二级反相器比较小，所以未在图中标出。

图10 整体版图设计

使用Cadence仿真工具对版图进行电磁仿真，由于Cadence仿真工具只能对无源器件进行仿真，所以在进行电磁仿真时先将MOS管和电阻器件去掉，进行整体的电磁仿真，提取S参数后，在与MOS管和电阻级联得到最后的仿真结果。

图11 衰减器后仿真结果

在10～26 GHz频率范围内，后仿真结果表示衰减量随频率变化的曲线如图11(a)所示，由衰减曲线看出，衰减器具有良好的衰减平坦度。由图中可以看到在小衰减量时，衰减曲线线性度很高。随着衰减量的增大，衰减误差开始逐渐变大，在衰减量16 dB时衰减曲线线性度变化明显。随着频率的增加，大衰减量时电路同时工作的MOS管数量增大，导致在插入损耗增大的同时影响了衰减精度。

在各衰减态下，附加相移随频率变化曲线如图11(b)所示，由图可知，在10～26 GHz频率范围内，各衰减态的附加相移小于±3°，具有非常优异的相位性能。如表1所示，与其他文献所设计的衰减器相比，本文设计的衰减器附加相移精度提高了20%以上。

图11(c)和图11(d)所示为分别为各衰减态的输入回波和输出回波。在各衰减态的回波损耗均小于-10 dB，有利于前后级电路的级联。与表1中其他文献相比，本文设计的衰减器输入输出回波损耗处于平均水平。

由图11(e)和图11(f)可知，衰减器的损耗和衰减误差均方根分别小于-7 dB和0.8 dB。由图11(e)可知，衰减器参考态的插损损耗在-4.7～-6.7 dB之间，优于表1 中其他文献设计的衰减器。随着频率的升高，衰减器的插入损耗逐渐增大，这是由于随着频率的升高，MOS管的导通电阻对信号的衰减逐渐增大。

表1 本文设计与其他文献设计对比

本文设计了一种低插入损耗、低附加相移的CMOS数控衰减器。该衰减器针对不同衰减单元选择合适的拓扑结构，针对MOS开关导通电阻和寄生电容所导致的插入损耗，采用了悬浮栅和悬浮衬底连接结构，并采用电容补偿网络和电感补偿网络以降低附加相移。针对不同衰减单元级联阻抗失配问题，采用串联电感的方式来优化衰减器性能。该数控衰减器基于55 nm CMOS工艺进行了设计及版图仿真。仿真结果表明，在10～26 GHz频率范围内，插入损耗小于-7 dB，附加相移小于±3°,衰减误差均方根小于0.8 dB，核心电路面积仅为0.36×0.16 mm2(不包括焊盘)。

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